Síntese lógica

A síntese lógica é uma das etapas na produção de um IPcore. A partir de um algoritmo escrito em uma HDL (linguagem de descrição de hardware), o objetivo dessa atividade é refinar o código implementado, através da transformação de um código RTL (register transfer level) para o nível de portas lógicas. Essa atividade pode ser realizada manualmente ou usando ferramentas de síntese. As etapas são: refinamento do código RTL para o nível de Netlist e execução de verificação para eliminar os erros da sintetização. O artefato de entrada é o componente em RTL. O artefato de saída é a componente de Netlist.